Liquidação de DDR3/4 – Preços altamente competitivos, entrega imediata

June 11, 2025

Recentemente, o mercado DDR3/4 sofreu uma mudança súbita, caindo numa situação tensa de escassez e aumento de preços.e SK Hynix planejam descontinuar gradualmente os sistemas DDR3 e DDR4Esta decisão levou a uma forte diminuição da oferta de DDR3/4 no mercado, causando um aumento dos preços no mercado à vista.A nossa empresa reservou um lote de DDR3/4 com antecedência com uma boa visão do mercado..

Os seguintes modelos DDR estão em stock com garantia de qualidade genuína:

DDR3/4
Nome do produto	Modo do produto	Especificações	Código	Marca	Quantidade	Armazém
DDR3L 256MB16	A3T4GF40BBF-HP	DDR3L 4Gb16 1866	6643 a 107	PG/ZENTEL	46670	Shenzhen

DDR3L 256MB16	A3T4GF40BBF-HP	DDR3L 4Gb16 1866	6643 a 107	PG/ZENTEL	938410	Hong Kong

DDR4 512MB16	A3F8GH40BBF-KDPR	DDR4 8Gb16 2666	7634-075	PG/ZENTEL	14210	Shenzhen

DDR4 512MB16	A3F8GH40BBF-KDPR	DDR4 8Gb16 2666	7634-075	PG/ZENTEL	238260	Hong Kong

8Gb ((DDR) 256M x32	NT1A2A2A2A2	LPDDR4-3733		PG/Nanya	35 mil.

Especificação da SDRAM DDR4 de 8 GB

• Fornecimento de energia

-VDD = VDDQ= 1,2 V- Não.5%

-VPP= 2,5 V 5% + 10%

• Taxa de dados
- 3200 Mbps (DDR4-3200)
- 2933 Mbps (DDR4-2933)
- 2666 Mbps (DDR4-2666)
- 2400 Mbps (DDR4-2400)
- 2133 Mbps (DDR4-2133)
- 1866 Mbps (DDR4-1866)
- 1600 Mbps (DDR4-1600)
• Pacote
- 96-bola FBGA (A3F8GH40BBF)
- Sem chumbo
• 8 bancos internos2 grupos de 4 bancos cada (x16)
• Função de entrada de relógio diferencial (CK_t e CK_c)
• Estroboscópio de dados diferenciados bidirecionais (DQS_t e DQS_c)
• Reinicialização assíncrona é suportada (RESET_n)
• Calibração ZQ do driver de saída em comparação com
resistência de referência externa

(RZQ 240Ohm- Não.1%)

• Terminação nominal, de parque e dinâmica (ODT)
• A DLL alinha as transições DQ e DQS com as transições CK
• Os comandos inseridos em cada borda CK positiva
• CAS Latency (CL): 13, 15, 17, 19, 21 e 22 suportados
• Aditivo Latência (AL) 0, CL-1, e CL-2 suportados
• Comprimento da explosão (BL): 8 e 4 com suporte a voar
• CAS Write Latency (CWL): 9, 10, 11, 12, 14, 16, 18,
e 20 apoiados
• Intervalo de temperatura da caixa de funcionamento

TC = 0- Não.C a +95- Não.C ((Classe comercial)

• Ciclos de atualização
Período médio de atualização

7.8- Não.s em 0- Não.C- Não.TC- Não.+ 85- Não.C

3.9- Não.s a +85- Não.C < TC- Não.+95- Não.C
• A actualização da granularidade fina é suportada
• Geração interna ajustável VREFDQ
• Interface de pseudo-abertura (POD) para entrada/saída de dados
• Força de acionamento selecionada pelo MRS
• A transferência de dados de alta velocidade pelo pre-fetch de 8 bits
• O modo de atualização controlada por temperatura (TCR) é suportado
• É suportado o modo LPASR (Low Power Auto Self Refresh)
• Auto-refresh abort é suportado
• É suportado o preâmbulo programável
• A nivelação de gravação é suportada
• Comando/Latença de Endereço (CAL) é suportado
• Registo multifuncional com capacidade de leitura e escrita
• Paridade de endereço de comando (paridade CA) para
sinal de erro de endereço de comando detectar e informá-lo
para controlador
• Escrever Código de Redundância Cíclica (CRC) para erro DQ
Detectar e informar o controlador durante a alta velocidade
operação
• Data Bus Inversion (DBI) para melhorar a potência
Consumo e integridade do sinal da memória
interface
• Máscara de dados (DM) para gravação de dados
• Direcionabilidade por DRAM (PDA) para cada DRAM
pode ser definido um valor de registo de modo diferente
O valor de cada uma das
• É suportado o modo de redução de velocidade (1/2 e 1/4 de velocidade)
• hPPR e sPPR são suportados
• Teste de conectividade (apenas x16)
• Modo de desligamento máximo para a potência mais baixa
Consumo sem atividade interna de atualização
• Compatível com a JEDEC JESD-79-4

Especificação da SDRAM 4Gb DDR3/DDR3L
Especificações	Características
• Densidade: bits 4G • Organização 8 bancos x 64 milhões de palavras x 8 bits 8 bancos x 32 milhões de palavras x 16 bits • Pacote o FBGA de 78 bolas o FBGA de 96 bolas • Fornecimento de energia: - HP. o VDD, VDDQ = 1,35 V (1,283 a 1,45 V) o Retrocompatível com a operação DDR3 VDD, VDDQ = 1,5 V (1,425 a 1,575 V) - JR. o VDD, VDDQ = 1,5 V (1.425 a 1.575 V) - JRL o VDD, VDDQ = 1,35 V (1,283 a 1,45 V) • Taxa de transferência de dados: 1866 Mbps/2133 Mbps (máximo) • Tamanho da página 1KB (x8) o Endereço da linha: AX0 a AX15 o Endereço da coluna: AY0 a AY9 • Tamanho da página 2KB (x16) o Endereço da linha: AX0 a AX14 o Endereço da coluna: AY0 a AY9 • Oito bancos internos para operação simultânea • Comprimentos de explosão (BL): 8 e 4 com explosão (BC) • Tipo de explosão (BT) o Sequencial (8, 4 com BC) o Interleave (8, 4 com BC) • CAS Latência (CL): 5, 6, 7, 8, 9, 10, 11, 13, 14 • CAS Write Latency (CWL): 5, 6, 7, 8, 9, 10 • Precarga: opção de précarga automática para cada rajada acesso • Força do condutor: RZQ/7, RZQ/6 (RZQ = 240 Ω) • Aperfeiçoamento: auto-reafriquimento, auto-reafriquimento • Período médio de atualização o 7,8 us a TC ≤ +85°C o 3,9 us a TC > + 85°C • Intervalo de temperatura de funcionamento o TC = 0°C a +95°C (tamanho comercial) o TC = -40°C a +95°C (grade industrial) o TC = -40°C a +105°C (categoria automóvel 2)	• A transferência de dados de alta velocidade é realizada pelo 8 Arquitetura de pipeline prefetch • Arquitetura de taxa de dados dupla: duas transferências de dados por ciclo de relógio • Estroboscopo de dados diferencial bidireccional (DQS e /DQS) é transmitido/recebido com dados para Captura de dados no receptor • O DQS está alinhado com os dados das READs; centro alinhados com os dados relativos aos RITEs • Entradas de relógio diferencial (CK e /CK) • DLL alinha as transições DQ e DQS com CK transições • comandos introduzidos em cada borda CK positiva; dados e mascaras de dados referenciadas a ambas as bordas do DQS • Máscara de dados (DM) para gravação de dados • CAS publicado por latência aditiva programável para Melhor eficiência do comando e do data bus • Termination On-Die (ODT) para uma melhor qualidade do sinal o ODT síncrono O O ODT assíncrono • Registo multipropósito (MPR) para registos pré-definidos Padrão de leitura • Calibração ZQ para unidade DQ e ODT • Auto-refrescamento de matriz parcial programável (PASR) • PIN RESET para sequência de arranque e reset função • Intervalo SRT ((Temperatura de auto-realização): O Normal/Extendido • Auto-Refrescamento (ASR) • Controle de impedância do condutor de saída programável • DDR3/DDR3L compatível com o JEDEC • Sem martelos (RH-Free): detecção/bloqueio Circuito interno

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Telefone :	+8615712055204